:: با کلیک بر روی پرداخت آنلاین، به صفحه پرداخت هدایت خواهید شد و بعد از پرداخت از طریق کارت های اعتباری بانکی ، لینک دانلود فعال شده و می توانید فایل مورد نظر خود را دانلود کنید.
  • ترجمه مقاله لکتور: روشی برای کاهش نشتی در مدارات نيمه هادى اکسيد فلزى تکميلى

    دسته :

    مقالات ترجمه شده

    فرمت/ورد تعداد صفحات ترجمه شده38
    قیمت : 14800 تومان

::
توضیحات بیشتر در مورد ترجمه مقاله لکتور: روشی برای کاهش نشتی در مدارات نيمه هادى اکسيد فلزى تکميلى :

ترجمه مقاله لکتور: روشی برای کاهش نشتی در مدارات نيمه هادى اکسيد فلزى تکميلى

فهرست

عنوان انگلیسی مقاله: LECTOR: A Technique for Leakage Reduction in CMOS Circuits
عنوان فارسی مقاله: لکتور: روشی برای کاهش نشتی در مدارات نیمه هادى اکسید فلزى تکمیلى.
دسته: برق و الکترونیک
فرمت فایل ترجمه شده: WORD (قابل ویرایش)
تعداد صفحات فایل ترجمه شده: ۳۸
چکیده ترجمه:
در مدارات سیموس،کاهش ولتاژ آستانه به دلیل مقیاس بندی ولتاژ، منتهی به جریان نشتی زیرآستانه و در نتیجه تلفات توان ایستا (استاتیک) می شود. در اینجا ما روشی تازه به نام LECTOR برای طراحی گیت های سیموس که به  طور قابل توجهی جریان نشتی را بدون افزایش تلفات توان پویا (دینامیک) کاهش می دهد، ارایه می کنیم. در روش پیشنهاد شده ما،دو ترانزیستور کنترل نشتی (یکی نوع n و دیگری نوع p) در درون دروازه های منطقی که ترمینال گیت هر ترانزیستور کنترل نشتی (LCT) توسط منبع گیت دیگر کنترل می شود را معرفی می کنیم. در این آرایش،یکی از LCTها (منظور ترانزیستورهای کنترل نشتی) همیشه به ازای هر ترکیب ورودی، نزدیک به ولتاژ قطع می باشد. این مقاومت مسیر Vdd به گراند را کاهش داده، که این منجر به کاهش چشمگیر جریان نشتی می شود. نت لیست سطح-گیت مدار داده شده، نخست به یک پیاده سازی گیت پیچیده ی CMOS استاتیک تبدیل شده، و سپس LCTها به منظور دستیابی به یک مدار کنترل نشتی معرفی می شوند. ویژگی قابل توجه LECTOR این است که در هر دو حالت فعال و غیرفعال مدار، فعال می باشد که این منجر به کاهش نشتی بهتری نسبت به روش های دیگر می شود. همچنین، روش ارایه شده، دارای محدودیت های کمتری نسبت به دیگر روش های موجود برای کاهش نشتی دارد. نتایج تجربی نشان دهنده ی یک کاهش نشتی متوسط ٧٩.۴ درصدی را برای مدارات محک(بنچ مارک) MCNC’٩١ نشان می دهند.
کلیدواژه: ریزمیکرون ژرف، نشت توان، بهینه سازی توان، پشته ترانزیستور
١.مقدمه:
تلف توان موضوع مهمی در طراحی مدارات CMOS VLSI می باشد. مصرف توان زیاد،موجب کاهش عمر باطری در کاربردهای دارای باطری می شود و در قابلیت اطمینان، بسته ای سازی، و هزینه های خنک سازی تاثیر می گذارد. منابع اصلی تلفات توان این ها هستند: ١) تلفات توان خازنی مبنی بر شارژ و تخلیه ی(دشارژ) خازن بار. ٢) جریان های اتصال کوتاه،بدلیل وجود یک مسیر رسانا میان منبع ولتاژ و گراند برای مدت کوتاهی در حین اینکه یک دروازه منطقی در حال عبور جریان از خود است؛ و ٣) جریان نشتی. جریان نشتی شامل جریان های دیود بایاس معکوس و جریان های زیرآستانه می باشد.

ترجمه مقاله لکتور: روشی برای کاهش نشتی در مدارات نيمه هادى اکسيد فلزى تکميلى

قیمت : 14800 تومان

[ بلافاصله بعد از پرداخت لینک دانلود فعال می شود ]
  • Facebook |
  • Twitter |
  • Delicious |
  • Email
  • :این مطلب را به اشتراک بگذارید یا به دوستان تان پیشنهاد دهید
بروز رسانی : شنبه, ۲۸ فروردین ۱۴۰۰
راهنمایی خرید

آمارگیر وبلاگ

© Copyright filintel.ir 2009-2022